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269
tools/bsnes/smp/ssmp/memory/memory.cpp
Executable file
269
tools/bsnes/smp/ssmp/memory/memory.cpp
Executable file
@@ -0,0 +1,269 @@
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#ifdef SSMP_CPP
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alwaysinline
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uint8 sSMP::ram_read(uint16 addr) {
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if(addr < 0xffc0) return memory::apuram[addr];
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if(status.iplrom_enabled == false) return memory::apuram[addr];
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return iplrom[addr & 0x3f];
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}
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alwaysinline
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void sSMP::ram_write(uint16 addr, uint8 data) {
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//writes to $ffc0-$ffff always go to spcram, even if the iplrom is enabled
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memory::apuram[addr] = data;
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}
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//
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alwaysinline
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uint8 sSMP::port_read(uint8 port) {
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return memory::apuram[0xf4 + (port & 3)];
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}
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alwaysinline
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void sSMP::port_write(uint8 port, uint8 data) {
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memory::apuram[0xf4 + (port & 3)] = data;
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}
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//
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alwaysinline
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uint8 sSMP::op_busread(uint16 addr) {
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uint8 r;
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if((addr & 0xfff0) == 0x00f0) {
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//addr >= 0x00f0 && addr <= 0x00ff
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switch(addr) {
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case 0xf0: { //TEST -- write-only register
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r = 0x00;
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} break;
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case 0xf1: { //CONTROL -- write-only register
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r = 0x00;
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} break;
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case 0xf2: { //DSPADDR
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r = status.dsp_addr;
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} break;
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case 0xf3: { //DSPDATA
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//0x80-0xff are read-only mirrors of 0x00-0x7f
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r = dsp.read(status.dsp_addr & 0x7f);
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} break;
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case 0xf4: //CPUIO0
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case 0xf5: //CPUIO1
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||||
case 0xf6: //CPUIO2
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||||
case 0xf7: { //CPUIO3
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scheduler.sync_smpcpu();
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r = cpu.port_read(addr & 3);
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} break;
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case 0xf8: { //???
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r = status.smp_f8;
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} break;
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case 0xf9: { //???
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r = status.smp_f9;
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} break;
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case 0xfa: //T0TARGET
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case 0xfb: //T1TARGET
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case 0xfc: { //T2TARGET -- write-only registers
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r = 0x00;
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} break;
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case 0xfd: { //T0OUT -- 4-bit counter value
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r = t0.stage3_ticks & 15;
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||||
t0.stage3_ticks = 0;
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} break;
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case 0xfe: { //T1OUT -- 4-bit counter value
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||||
r = t1.stage3_ticks & 15;
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||||
t1.stage3_ticks = 0;
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||||
} break;
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||||
case 0xff: { //T2OUT -- 4-bit counter value
|
||||
r = t2.stage3_ticks & 15;
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||||
t2.stage3_ticks = 0;
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} break;
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}
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} else {
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r = ram_read(addr);
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}
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return r;
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}
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alwaysinline
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void sSMP::op_buswrite(uint16 addr, uint8 data) {
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if((addr & 0xfff0) == 0x00f0) {
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//addr >= 0x00f0 && addr >= 0x00ff
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||||
if(status.mmio_disabled == true) return;
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switch(addr) {
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||||
case 0xf0: { //TEST
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if(regs.p.p) break; //writes only valid when P flag is clear
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//multiplier table may not be 100% accurate, some settings crash
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//the processor due to S-SMP <> S-DSP bus access misalignment
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//static uint8 clock_speed_tbl[16] =
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||||
//{ 3, 5, 9, 17, 4, 6, 10, 18, 6, 8, 12, 20, 10, 12, 16, 24 };
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||||
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||||
//status.clock_speed = 24 * clock_speed_tbl[data >> 4] / 3;
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||||
status.mmio_disabled = !!(data & 0x04);
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||||
status.ram_writable = !!(data & 0x02);
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//if((data >> 4) != 0) {
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||||
//dprintf("* S-SMP critical warning: $00f0 (TEST) clock speed control modified!");
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||||
//dprintf("* S-SMP may crash on hardware as a result!");
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//}
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} break;
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case 0xf1: { //CONTROL
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||||
status.iplrom_enabled = !!(data & 0x80);
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||||
if(data & 0x30) {
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||||
//one-time clearing of APU port read registers,
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||||
//emulated by simulating CPU writes of 0x00
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||||
scheduler.sync_smpcpu();
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||||
if(data & 0x20) {
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||||
cpu.port_write(2, 0x00);
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||||
cpu.port_write(3, 0x00);
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||||
}
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||||
if(data & 0x10) {
|
||||
cpu.port_write(0, 0x00);
|
||||
cpu.port_write(1, 0x00);
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||||
}
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}
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||||
//0->1 transistion resets timers
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||||
if(t2.enabled == false && (data & 0x04)) {
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||||
t2.stage2_ticks = 0;
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||||
t2.stage3_ticks = 0;
|
||||
}
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||||
t2.enabled = !!(data & 0x04);
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||||
|
||||
if(t1.enabled == false && (data & 0x02)) {
|
||||
t1.stage2_ticks = 0;
|
||||
t1.stage3_ticks = 0;
|
||||
}
|
||||
t1.enabled = !!(data & 0x02);
|
||||
|
||||
if(t0.enabled == false && (data & 0x01)) {
|
||||
t0.stage2_ticks = 0;
|
||||
t0.stage3_ticks = 0;
|
||||
}
|
||||
t0.enabled = !!(data & 0x01);
|
||||
} break;
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||||
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||||
case 0xf2: { //DSPADDR
|
||||
status.dsp_addr = data;
|
||||
} break;
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||||
|
||||
case 0xf3: { //DSPDATA
|
||||
//0x80-0xff is a read-only mirror of 0x00-0x7f
|
||||
if(!(status.dsp_addr & 0x80)) {
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||||
dsp.write(status.dsp_addr & 0x7f, data);
|
||||
}
|
||||
} break;
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||||
|
||||
case 0xf4: //CPUIO0
|
||||
case 0xf5: //CPUIO1
|
||||
case 0xf6: //CPUIO2
|
||||
case 0xf7: { //CPUIO3
|
||||
scheduler.sync_smpcpu();
|
||||
port_write(addr & 3, data);
|
||||
} break;
|
||||
|
||||
case 0xf8: { //???
|
||||
status.smp_f8 = data;
|
||||
} break;
|
||||
|
||||
case 0xf9: { //???
|
||||
status.smp_f9 = data;
|
||||
} break;
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||||
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||||
case 0xfa: { //T0TARGET
|
||||
t0.target = data;
|
||||
} break;
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||||
case 0xfb: { //T1TARGET
|
||||
t1.target = data;
|
||||
} break;
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||||
case 0xfc: { //T2TARGET
|
||||
t2.target = data;
|
||||
} break;
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||||
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||||
case 0xfd: //T0OUT
|
||||
case 0xfe: //T1OUT
|
||||
case 0xff: { //T2OUT -- read-only registers
|
||||
} break;
|
||||
}
|
||||
}
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||||
//all writes, even to MMIO registers, appear on bus
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if(status.ram_writable == true) {
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||||
ram_write(addr, data);
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}
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}
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//
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void sSMP::op_io() {
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add_clocks(24);
|
||||
tick_timers();
|
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}
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uint8 sSMP::op_read(uint16 addr) {
|
||||
add_clocks(12);
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||||
uint8 r = op_busread(addr);
|
||||
add_clocks(12);
|
||||
tick_timers();
|
||||
return r;
|
||||
}
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||||
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||||
void sSMP::op_write(uint16 addr, uint8 data) {
|
||||
add_clocks(24);
|
||||
op_buswrite(addr, data);
|
||||
tick_timers();
|
||||
}
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||||
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||||
//
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alwaysinline
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||||
uint8 sSMP::op_readpc() {
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||||
return op_read(regs.pc++);
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||||
}
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alwaysinline
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||||
uint8 sSMP::op_readstack() {
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||||
return op_read(0x0100 | ++regs.sp);
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}
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alwaysinline
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void sSMP::op_writestack(uint8 data) {
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op_write(0x0100 | regs.sp--, data);
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||||
}
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alwaysinline
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||||
uint8 sSMP::op_readaddr(uint16 addr) {
|
||||
return op_read(addr);
|
||||
}
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||||
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||||
alwaysinline
|
||||
void sSMP::op_writeaddr(uint16 addr, uint8 data) {
|
||||
op_write(addr, data);
|
||||
}
|
||||
|
||||
alwaysinline
|
||||
uint8 sSMP::op_readdp(uint8 addr) {
|
||||
return op_read((unsigned(regs.p.p) << 8) + addr);
|
||||
}
|
||||
|
||||
alwaysinline
|
||||
void sSMP::op_writedp(uint8 addr, uint8 data) {
|
||||
op_write((unsigned(regs.p.p) << 8) + addr, data);
|
||||
}
|
||||
|
||||
#endif //ifdef SSMP_CPP
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