#ifndef _APSYS_CLKGEN_H
#define _APSYS_CLKGEN_H

#define C910_CCLK_I0                                       0
#define AXI4_CPUSYS1_ACLK                                  1
#define CLKGEN_GPIO2_DBCLK                                 2
#define CLKGEN_MBOX0_PCLK                                  3
#define CLKGEN_GMAC0_CCLK                                  4
#define CLKGEN_SPI_PCLK                                    5
#define CLKGEN_CLK_OUT_1_CLK                               6
#define PAD_RTC_CLK                                        7
#define CLKGEN_SPINLOCK_HCLK                               8
#define CLKGEN_QSPI1_PCLK                                  9
#define CLKGEN_HDMI_ISCAN_CK_REF_CLK                       10
#define CLKGEN_IOPMP_AON_PCLK                              11
#define CLKGEN_ISP_RY_ACLK                                 12
#define CLKGEN_MIPIDSI0_SCANRXCLKESC                       13
#define CLKGEN_EIP120SII_HCLK                              14
#define CLKGEN_MIPI_CSI0_PIXCLK                            15
#define CLKGEN_SRAM_AXI_ACLK_3                             16
#define CLKGEN_PERISYS_AHB_HCLK                            17
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK0_CLK                  18
#define CLKGEN_QSPI0_SSI_CLK                               19
#define CLKGEN_DW200_ACLK                                  20
#define CLKGEN_IOPMP_EIP120SIII_PCLK                       21
#define VISYS_MIPI_CSI2_CFGCLK                             22
#define CLKGEN_APB3_CPUSYS_HCLK                            23
#define CLKGEN_PERISYS_APB1_HCLK                           24
#define CLKGEN_GPU_CORE_CLK                                25
#define CLKGEN_USB3_DRD_ACLK                               26
#define CLKGEN_VISYS_ACLK                                  27
#define CLKGEN_USB3_DRD_CTRL_REF_CLK                       28
#define CLKGEN_TEE_DMAC_ACLK                               29
#define CLKGEN_AUDIO_SUBSYS_ACLK_CP2AP                     30
#define CLKGEN_SRAM_AXI_ACLK_2                             31
#define CLKGEN_IOPMP_VOSYS_GPU_PCLK                        32
#define CLKGEN_CFG2TEE_X2H_ACLK                            33
#define CLKGEN_SRAM_AXI_ACLK_1                             34
#define MISC_SDIO0_OSC_CLK                                 35
#define CLKGEN_SDIO0_ACLK                                  36
#define CLKGEN_MIPI_DSI1_CFGCLK                            37
#define APB3_CPUSYS_PCLK                                   38
#define CLKGEN_TEE_DMAC_HCLK                               39
#define VOSYS_DPU0_PIXELCLK                                40
#define CLKGEN_CPU2CFG_X2H_MHCLK                           41
#define CLKGEN_VPSYS_ACLK                                  42
#define CLKGEN_MIPIDSI1_SCANRXCLKESC                       43
#define CLKGEN_MISC2VP_X2X_ACLK_S                          44
#define CLKGEN_MIPI_CSI_SCANBYTECLK                        45
#define CLKGEN_APB3_TEESYS_HCLK                            46
#define VENC_CCLK                                          47
#define VPSYS_VDEC_CCLK                                    48
#define CLKGEN_MIPI_CSI0_CFG_CLK                           49
#define CLKGEN_MISCSYS_BUS_CLK                             50
#define CLKGEN_DPU_HCLK                                    51
#define CLKGEN_UART1_SCLK                                  52
#define GMAC_PLL_FOUTPOSTDIV                               53
#define MISC_BUS_CLK                                       54
#define CLKGEN_USB3_DRD_SPDCLK                             55
#define CLKGEN_MIPI_CSI2_CFG_CLK                           56
#define CLKGEN_TOP_AXI4S_ACLK                              57
#define CLKGEN_IOPMP_EIP120SII_ACLK                        58
#define CORE_CLK                                           59
#define CLKGEN_VPSYS_FCE_ACLK                              60
#define CLKGEN_I2C3_PCLK                                   61
#define DPU1_PLL_DIV_CLK                                   62
#define CLKGEN_USB3_DRD_PHY_REF_CLK                        63
#define CLKGEN_AON2CPU_A2X_ACLK                            64
#define CLKGEN_QSPI1_SSI_CLK                               65
#define CLKGEN_DPU_CCLK                                    66
#define VISYS_MASTER_BUS_ACLK                              67
#define CLKGEN_PERI_I2S_SRC_CLK_0                          68
#define VOSYS_ACLK_M                                       69
#define TEESYS_I0_HCLK                                     70
#define CLKGEN_MIPI_DSI1_REFCLK                            71
#define CLKGEN_MIPI_DSI0_PCLK                              72
#define CLKGEN_VOSYS_ACLK_S                                73
#define CLKGEN_CPU2VP_X2P_PCLK                             74
#define CLKGEN_X2X_CPUSYS_ACLK_S                           75
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK1_CLK                 76
#define CLKGEN_IOPMP_VOSYS_DPU1_PCLK                       77
#define CLKGEN_MISC2VP_X2X_ACLK_M                          78
#define CLKGEN_WDT0_PCLK                                   79
#define VOSYS_MIPIDSI0_SCANTXCLKESC                        80
#define VISYS_MIPI_CSI1_CFGCLK                             81
#define AHB2_CPUSYS_HCLK                                   82
#define CLKGEN_SDIO1_HCLK                                  83
#define CLKGEN_SDIO0_HCLK                                  84
#define CLKGEN_CLK_OUT_3_CLK                               85
#define CLKGEN_GMAC_AXI_ACLK                               86
#define GMAC_CCLK                                          87
#define CLKGEN_VIPRE_PCLK                                  88
#define CLKGEN_HDMI_ISCAN_TX_CK_OUT2_CLK                   89
#define CLKGEN_MIPIDSI1_SCANTXCLKESC                       90
#define CLKGEN_VISYS_SLAVE_HCLK                            91
#define VOSYS_HDMI_ISCAN_TX_CK_OUT1_CLK                    92
#define CLKGEN_X2X_CPUSYS_ACLK_M                           93
#define CLKGEN_CPU2CFG_X2X_ACLK_S                          94
#define C910_OSC_CLK                                       95
#define CLKGEN_X2H_DPU1_ACLK                               96
#define CLKGEN_I2C4_PCLK                                   97
#define CLKGEN_GMAC0_ACLK                                  98
#define MISC_USB3_PHY_REF_CLK                              99
#define VOSYS_MIPIDSI0_CFG_CLK                             100
#define CLKGEN_VPSYS_VDEC_CCLK                             101
#define VOSYS_MIPIDSI1_CFG_CLK                             102
#define CLKGEN_I2S_PCLK                                    103
#define CLKGEN_DMAC_CPUSYS_ACLK                            104
#define VISYS_DW200_CLK_DWE                                105
#define CLKGEN_OCRAM_HCLK                                  106
#define CLKGEN_EFUSE_PCLK                                  107
#define CLKGEN_X2H_DPU_ACLK                                108
#define CLKGEN_IOPMP_SDIO0_ACLK                            109
#define VOSYS_DPU1_PIXELCLK                                110
#define CPU_PLL1_FOUT4                                     111
#define CLKGEN_GPIO2_PCLK                                  112
#define CLKGEN_GMAC1_CCLK                                  113
#define CPU_PLL1_FOUTPOSTDIV                               114
#define VOSYS_HDMI_ISCAN_40M_CLK                           115
#define CLKGEN_VOSYS_X2X_ACLK_S                            116
#define CLKGEN_PERISYS_APB2_HCLK                           117
#define VOSYS_OSC_CLK_MUX_I2S_CLK_OCCBUF                   118
#define CLKGEN_HDMI_CEC_CLK                                119
#define CLKGEN_X2P_X4_VOSYS_PCLK                           120
#define CLKGEN_VOSYS_ACLK_M                                121
#define CLKGEN_EMMC_SDIO_REF_CLK                           122
#define CLKGEN_IOPMP_EMMC_ACLK                             123
#define VIDEO_PLL_FOUTVCO                                  124
#define CLKGEN_HDMI_ISCAN_CKO_WORD_CLK                     125
#define CLKGEN_IOPMP_VOSYS_DPU_PCLK                        126
#define CLKGEN_AXI4_VISYS3_ACLK                            127
#define CLKGEN_VISYS_SYSREG_PCLK                           128
#define CLKGEN_MIPIDSI0_SCANTXCLKESC                       129
#define CLKGEN_HDMI_ISCAN_TX_CK_OUT1_CLK                   130
#define CLKGEN_IOPMP_EIP120SIII_ACLK                       131
#define CLKGEN_EIP120SII_ACLK                              132
#define CLKGEN_MBOX2_PCLK                                  133
#define CLKGEN_AXI4_VISYS1_ACLK                            134
#define CLKGEN_UART1_PCLK                                  135
#define CLK_OUT_3                                          136
#define CLKGEN_UART5_SCLK                                  137
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK2_CLK                 138
#define CLKGEN_MBOX3_PCLK                                  139
#define QSPI1_SSI_CLK                                      140
#define CLKGEN_I2C1_PCLK                                   141
#define CLKGEN_HDMI_I2S_CLK                                142
#define CLKGEN_AXI4_CPUSYS2_PCLK                           143
#define CLKGEN_CFG2TEE_X2H_MHCLK                           144
#define CLKGEN_C910_CPU_CLK                                145
#define VOSYS_HDMI_ISCAN_TX_CK_OUT2_CLK                    146
#define CLKGEN_HDMI_PCLK                                   147
#define CLKGEN_IOPMP_EIP120SII_PCLK                        148
#define CLKGEN_MISCSYS_AXI_PCLK                            149
#define CLKGEN_EIP120SI_ACLK                               150
#define TEESYS_I1_HCLK                                     151
#define PERISYS_APB_PCLK                                   152
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK0_DIV2_CLK             153
#define CLKGEN_TIMER0_CCLK                                 154
#define CLKGEN_IOPMP_USB3_ACLK                             155
#define CLKGEN_UART2_PCLK                                  156
#define CLK_OUT_4                                          157
#define AXI4_CPUSYS2_ACLK                                  158
#define CLKGEN_AUDIO_SUBSYS_ACLK_AP2CP                     159
#define CLKGEN_I2C3_IC_CLK                                 160
#define CLKGEN_IOPMP_GPU_ACLK                              161
#define CLKGEN_TIMER1_CCLK                                 162
#define VOSYS_I2S_CLK                                      163
#define CLKGEN_I2C5_IC_CLK                                 164
#define VOSYS_OSC_CLK_MUX_I2S_CLK                          165
#define CLKGEN_DDR_SUBSYS_ACLK_0                           166
#define CLKGEN_TIMER1_PCLK                                 167
#define CLKGEN_I2C1_IC_CLK                                 168
#define CLKGEN_I2S_SRC_CLK                                 169
#define VISYS_DW200_CLK_VSE                                170
#define CLKGEN_MIPIDSI1_PIXCLK                             171
#define VOSYS_RTC_CLK                                      172
#define CLK_OUT_1                                          173
#define CLKGEN_PERISYS_APB4_HCLK                           174
#define MISC_USB3_CTRL_REF_CLK                             175
#define CLKGEN_TEE_SYSREG_PCLK                             176
#define CLKGEN_MISCSYS_AXI_ACLK                            177
#define CLKGEN_MIPIDSI1_SCANCLK                            178
#define CLKGEN_GPIO3_DBCLK                                 179
#define CLKGEN_HDMI_ISCAN_40M_CLK                          180
#define CLKGEN_PERI2PERI1_APB_HCLK                         181
#define CLKGEN_GMAC0_HCLK                                  182
#define CLKGEN_DDR_SUBSYS_PCLK                             183
#define VOSYS_PCLK                                         184
#define CLKGEN_MIPIDSI1_SCANBYTECLK                        185
#define CLKGEN_VPSYS_G2D_ACLK                              186
#define CLKGEN_EIP150B_HCLK                                187
#define CLKGEN_UART4_SCLK                                  188
#define DPU1_PLL_TEST_CLK                                  189
#define CLKGEN_VOSYS_X2X_ACLK_M                            190
#define CLKGEN_IOPMP_EIP120SI_ACLK                         191
#define CLKGEN_CLK_OUT_4_CLK                               192
#define CLKGEN_GPIO0_FPCLK                                 193
#define PAD_OSC_CLK                                        194
#define CLKGEN_C910_BUS_CLK_NO_ICG                         195
#define CLKGEN_TIMER0_PCLK                                 196
#define CLKGEN_AHB2_CPUSYS_HCLK                            197
#define EMMC_SDIO_REF_CLK                                  198
#define CLKGEN_IOPMP_CHIP_DBG_PCLK                         199
#define CLKGEN_BMU_C910_PCLK                               200
#define CLKGEN_IOPMP_DPU1_ACLK                             201
#define CLKGEN_PADCTRL0_APSYS_PCLK                         202
#define MISC_SDIO1_OSC_CLK                                 203
#define CLKGEN_C910_OSC_CLK                                204
#define VISYS_ISP_RY_CCLK                                  205
#define CLKGEN_VPSYS_PCLK                                  206
#define VISYS_MIPI_CSI0_PIXELCLK                           207
#define NPU_CCLK                                           208
#define CLKGEN_AXI4_TEESYS_ACLK                            209
#define PERI2SYS_APB_PCLK                                  210
#define CLKGEN_IOPMP_GMAC0_PCLK                            211
#define CLKGEN_VPSYS_G2D_PCLK                              212
#define CLKGEN_EMMC_ACLK                                   213
#define CLKGEN_UART3_SCLK                                  214
#define AONSYS_BUS_CLK                                     215
#define DPU0_PLL_FOUT4                                     216
#define VOSYS_MIPIDSI1_SCANCLK                             217
#define CLKGEN_UART4_PCLK                                  218
#define CLKGEN_HDMI_ISCAN_SCL                              219
#define CLKGEN_MIPI_CSI1_PIXCLK                            220
#define CLKGEN_APSYS_CLKGEN_PCLK                           221
#define CLKGEN_GPU_TIMER_REFCLK                            222
#define GMAC_PLL_FOUT1PH0                                  223
#define VOSYS_MIPIDSI1_SCANBYTECLK                         224
#define CLKGEN_GPIO3_FPCLK                                 225
#define CLKGEN_SDIO1_OSC_CLK                               226
#define CLKGEN_GPIO3_PCLK                                  227
#define CLKGEN_VPSYS_AXI_ACLK                              228
#define CLKGEN_HDMI_ISCAN_TX_CK_20B_CLK                    229
#define CLKGEN_VOSYSREG_PCLK                               230
#define VIDEO_PLL_TEST_CLK                                 231
#define CLKGEN_MBOX1_PCLK                                  232
#define CLKGEN_I2C2_IC_CLK                                 233
#define VOSYS_MIPIDSI0_PLL_SCANCLK                         234
#define VOSYS_MIPIDSI1_SCANTXCLKESC                        235
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK1_DIV2_CLK             236
#define CLKGEN_UART2_SCLK                                  237
#define MISC_TEESYS_PCLK                                   238
#define AUDIO_PLL_TEST_CLK                                 239
#define CLKGEN_DPU_PIXELCLK1                               240
#define CLKGEN_IOPMP_TEEDMAC_PCLK                          241
#define CLKGEN_TOP_APB_SX_PCLK                             242
#define CLKGEN_I2C4_IC_CLK                                 243
#define GMAC_PLL_TEST_CLK                                  244
#define CLKGEN_HDMI_JTAG_TCLK                              245
#define VISYS_MIPI_CSI0_CFGCLK                             246
#define CLKGEN_CPU2AON_X2H_ACLK                            247
#define VOSYS_HDMI_ISCAN_TX_CK_OUT0_CLK                    248
#define QSPI_SSI_CLK                                       249
#define VOSYS_DPU_CCLK                                     250
#define CLKGEN_CPU2VI_X2H_MHCLK                            251
#define CLKGEN_MIPI_DSI0_REFCLK                            252
#define CLKGEN_DSPSYS_HCLK                                 253
#define CLKGEN_IOPMP_AUD_PCLK                              254
#define CLKGEN_PERI2PERI1_APB_PCLK                         255
#define CFG_AXI_ACLK                                       256
#define VPSYS_FCE_CCLK                                     257
#define CLKGEN_HDMI_ISCAN_CLK                              258
#define CPU_PLL0_TEST_CLK                                  259
#define CLKGEN_CPU2PERI_X2H_MHCLK                          260
#define VISYS_ACLK_M                                       261
#define VOSYS_HDMI_JTAG_TCLK                               262
#define CLKGEN_IOPMP_AUD_ACLK                              263
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK1_DIV2_CLK            264
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK1_CLK                  265
#define VOSYS_MIPIDSI0_REFCLK                              266
#define CLKGEN_VISYS_ACLK_M                                267
#define VOSYS_MIPIDSI0_SCANRXCLKESC                        268
#define CLKGEN_SDIO1_ACLK                                  269
#define CFG_APB_PCLK                                       270
#define CLKGEN_PADCTRL1_APSYS_PCLK                         271
#define VOSYS_MIPIDSI0_SCANCLK                             272
#define CLKGEN_I2C0_IC_CLK                                 273
#define CLKGEN_VPSYS_APB_PCLK                              274
#define CLKGEN_VPSYS_VENC_CCLK                             275
#define CLKGEN_AXI4_CFG_BUS_ACLK                           276
#define CLKGEN_MIPIDSI0_SCANBYTECLK                        277
#define GPIO3_DBCLK                                        278
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK0_CLK                 279
#define CLKGEN_UART5_PCLK                                  280
#define DPU0_PLL_FOUTPOSTDIV_ICG                           281
#define CPU_PLL0_FOUT4                                     282
#define CLKGEN_GPIO2_FPCLK                                 283
#define CLKGEN_DPU_ACLK                                    284
#define CLKGEN_AXI4_CPUSYS2_ACLK                           285
#define CLKGEN_DSPSYS_PCLK                                 286
#define TEE_PLL_FOUTPOSTDIV                                287
#define TIMER_CCLK                                         288
#define VOSYS_MIPIDSI1_PLL_SCANCLK                         289
#define CLKGEN_GMAC_AXI_PCLK                               290
#define CLKGEN_USB3_DRD_PCLK                               291
#define CLKGEN_AXI4_CPUSYS1_PCLK                           292
#define VOSYS_ACLK                                         293
#define CLKGEN_IOPMP_EIP120SI_PCLK                         294
#define VOSYS_HDMI_ISCAN_TMDSCLKIN_CLK                     295
#define VOSYS_HDMI_ISCAN_CKO_WORD_CLK                      296
#define CLKGEN_NPUSYS_AXI_ACLK                             297
#define CLKGEN_IOPMP_SDIO0_PCLK                            298
#define CLKGEN_DW200_HCLK                                  299
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK2_CLK                  300
#define CLKGEN_UART0_PCLK                                  301
#define CLKGEN_CLK_OUT_2_CLK                               302
#define CLKGEN_GPIO0_PCLK                                  303
#define CLKGEN_EMMC_OSC_CLK                                304
#define VPSYS_APB_PCLK                                     305
#define CLKGEN_HDMI_PIXCLK                                 306
#define CLKGEN_IOPMP_TEEDMAC_ACLK                          307
#define AUDIO_PLL_FOUT4                                    308
#define CLKGEN_MIPI_CSI2_PCLK                              309
#define CLKGEN_MIPI_DSI1_PCLK                              310
#define CLKGEN_MIPI_DSI0_CFGCLK                            311
#define VISYS_ISP0_CLK                                     312
#define VISYS_ISP1_CLK                                     313
#define MISC_EMMC_OSC_CLK                                  314
#define DPU0_PLL_FOUTPOSTDIV                               315
#define VISYS_AHB_HCLK                                     316
#define CLKGEN_IOPMP_SDIO1_ACLK                            317
#define CLKGEN_EMMC_HCLK                                   318
#define I2S_CLK                                            319
#define CLKGEN_CPU2PERI_X2H_ACLK                           320
#define VPSYS_AXI_ACLK                                     321
#define CLKGEN_IOPMP_SDIO1_PCLK                            322
#define CLKGEN_EIP120SIII_HCLK                             323
#define CLKGEN_BMU_C910_ACLK                               324
#define CLKGEN_IOPMP_DMAC_CPUSYS_PCLK                      325
#define GPIO2_DBCLK                                        326
#define CHIP_DBG_CCLK                                      327
#define CLKGEN_MISCSYS_TEE_CCLK                            328
#define CLKGEN_I2C5_PCLK                                   329
#define CLKGEN_X2H_CPUSYS_MHCLK                            330
#define CLKGEN_PWM_CCLK                                    331
#define DPU0_PLL_TEST_CLK                                  332
#define CLKGEN_VISYS_PCLK                                  333
#define MISC_TEESYS_HCLK                                   334
#define SPI_SSI_CLK                                        335
#define CLKGEN_PWM_PCLK                                    336
#define VOSYS_MIPIDSI1_SCANRXCLKESC                        337
#define QSPI0_SSI_CLK                                      338
#define CLKGEN_HDMI_ISCAN_TMDSCLKIN_CLK                    339
#define CLKGEN_SPI_SSI_CLK                                 340
#define VIDEO_PLL_FOUT4                                    341
#define CLKGEN_IOPMP_GMAC0_ACLK                            342
#define CLKGEN_VIPRE_ACLK                                  343
#define MISC_OSC_CLK_DIV24                                 344
#define CLKGEN_ISP_VENC_SHAKE_PCLK                         345
#define CLKGEN_HDMI_ISCAN_TX_CK_OUT0_CLK                   346
#define CLKGEN_VPSYS_G2D_CCLK                              347
#define CLKGEN_CPU2CFG_X2X_ACLK_M                          348
#define CLKGEN_GMAC1_PCLK                                  349
#define CLKGEN_MIPIDSI0_PLL_SCANCLK                        350
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK0_DIV2_CLK            351
#define TEE_PLL_FOUT4                                      352
#define PERISYS_AHB_HCLK                                   353
#define VIDEO_PLL_FOUT1PH0                                 354
#define CLKGEN_MIPIDSI0_PIXCLK                             355
#define CLKGEN_PERI_I2S_SRC_CLK_1                          356
#define CLKGEN_MIPI_CSI0_PCLK                              357
#define CLKGEN_DDR_SUBSYS_ACLK_1                           358
#define CLKGEN_GMAC0_PCLK                                  359
#define CLK_OUT_2                                          360
#define CLKGEN_EIP120SIII_ACLK                             361
#define AONSYS_HCLK                                        362
#define CLKGEN_ISP0_CLK                                    363
#define CLKGEN_C910_BROM_HCLK                              364
#define DPU1_PLL_FOUT4                                     365
#define PERI_I2S_SRC_CLK                                   366
#define CPU_PLL1_TEST_CLK                                  367
#define CLKGEN_DDR_SUBSYS_ACLK_2                           368
#define CLKGEN_MIPIDSI0_SCANCLK                            369
#define I2C_IC_CLK                                         370
#define CLKGEN_DPU_PIXELCLK0                               371
#define CLKGEN_GPIO1_DBCLK                                 372
#define CLKGEN_C910_TOP_DS_PCLK                            373
#define CLKGEN_DSPSYS_ACLK_M                               374
#define CLKGEN_AON2CPU_A2X_HCLK                            375
#define VOSYS_HDMI_ISCAN_CK_REF_CLK                        376
#define CLKGEN_IOPMP_EMMC_PCLK                             377
#define NPU_CORE_CLK                                       378
#define CLKGEN_IOPMP_USB3_PCLK                             379
#define VPSYS_PCLK                                         380
#define VIDEO_PLL_FOUTPOSTDIV                              381
#define CLKGEN_CPU2VP_X2P_ACLK                             382
#define CLKGEN_APB_CPU2CFG_HCLK                            383
#define VOSYS_OSC_CLK_MUX_CEC_CLK_OCCBUF                   384
#define CLKGEN_GPIO1_PCLK                                  385
#define CLKGEN_APSYS_SYSREG_PCLK                           386
#define CLKGEN_VISYS_HCLK                                  387
#define CLKGEN_MIPI_CSI1_PCLK                              388
#define CLKGEN_AHB2_TEESYS_HCLK                            389
#define CLKGEN_DDR_SUBSYS_ACLK_4                           390
#define SYS_PLL_TEST_CLK                                   391
#define VISYS_MIPI_CSI_SCANCLK                             392
#define CPU_PLL0_FOUTPOSTDIV                               393
#define CLKGEN_UART3_PCLK                                  394
#define CLKGEN_X2H_CPUSYS_ACLK                             395
#define CLKGEN_MIPI_CSI1_CFG_CLK                           396
#define CLKGEN_HDMI_ISCAN_RX_WORD_CLK2_DIV2_CLK            397
#define CLKGEN_MISCSYS_APB_HCLK                            398
#define CLKGEN_CPU2CFG_X2H_ACLK                            399
#define CLKGEN_MIPI_CSI2_FPCLK                             400
#define CLKGEN_ISP_RY_CCLK                                 401
#define CLKGEN_X2P_VOSYS_ACLK                              402
#define CLKGEN_VIPRE_PIXELCLK                              403
#define VOSYS_GPU_TIMER_REFCLK                             404
#define VOSYS_OSC_CLK_MUX_CEC_CLK                          405
#define CLKGEN_APSYS_RSTGEN_PCLK                           406
#define VOSYS_HDMI_ISCAN_SCL                               407
#define CLKGEN_ISP_RY_HCLK                                 408
#define VOSYS_OSC_CLK                                      409
#define VISYS_PCLK                                         410
#define CLKGEN_AXI4_VO_ACLK                                411
#define CLKGEN_MIPIDSI1_PLL_SCANCLK                        412
#define GPIO1_DBCLK                                        413
#define CLKGEN_AXI4_VISYS2_ACLK                            414
#define CLKGEN_EIP120SI_HCLK                               415
#define CLKGEN_IOPMP_CHIP_DBG_ACLK                         416
#define VOSYS_HDMI_ISCAN_TX_CK_20B_CLK                     417
#define VOSYS_MIPIDSI1_REFCLK                              418
#define CLKGEN_CHIP_DBG_ACLK                               419
#define VOSYS_CFG_ACLK                                     420
#define CLKGEN_VOSYS_AXI_ACLK                              421
#define CPU_BUS_DFTCLK                                     422
#define VOSYS_HDMI_ISCAN_CLK                               423
#define VISYS_SLAVE_BUS_HCLK                               424
#define CLKGEN_VPSYS_VDEC_PCLK                             425
#define GMAC_PLL_FOUT4                                     426
#define CLKGEN_QSPI0_PCLK                                  427
#define CLKGEN_ISP1_CLK                                    428
#define CLKGEN_MIPI_CSI0_FPCLK                             429
#define CLKGEN_ISP0_ACLK                                   430
#define CLKGEN_CPU2VI_X2H_ACLK                             431
#define C910_CCLK                                          432
#define CLKGEN_DW200_CLK_VSE                               433
#define CLKGEN_AXI4_CPUSYS1_ACLK                           434
#define CLKGEN_GPU_CFG_ACLK                                435
#define CLKGEN_GPIO1_FPCLK                                 436
#define CLKGEN_SRAM_AXI_ACLK_0                             437
#define CLKGEN_I2C2_PCLK                                   438
#define CLKGEN_IOPMP_GMAC1_PCLK                            439
#define CLKGEN_ISP0_S_HCLK                                 440
#define GPIO0_DBCLK                                        441
#define CLKGEN_AXI4_VO_CFG_ACLK                            442
#define CLKGEN_NPU_CORE_CLK                                443
#define DPU0_PLL_DIV_CLK                                   444
#define VOSYS_MIPIDSI0_SCANBYTECLK                         445
#define CLKGEN_CHIP_DBG_CCLK                               446
#define CLKGEN_DMAC_CPUSYS_HCLK                            447
#define CLKGEN_IOPMP_DPU_ACLK                              448
#define CLKGEN_DDR_SUBSYS_ACLK_3                           449
#define CLK_100M                                           450
#define CLKGEN_DSMART_PCLK                                 451
#define CLKGEN_DW200_CLK_DWE                               452
#define VPSYS_G2D_CCLK                                     453
#define CLKGEN_WDT1_PCLK                                   454
#define DPU1_PLL_FOUTPOSTDIV                               455
#define CLKGEN_IOPMP_GMAC1_ACLK                            456
#define CLKGEN_VPSYS_FCE_PCLK                              457
#define CLKGEN_MIPI_CSI_SCANCLK                            458
#define CLKGEN_MIPI_CSI2_PIXCLK                            459
#define CLKGEN_I2C0_PCLK                                   460
#define VOSYS_HDMI_ISCAN_RX_WORD_CLK2_DIV2_CLK             461
#define CLKGEN_HDMI_SFR_CLK                                462
#define TEE_PLL_TEST_CLK                                   463
#define CLKGEN_IOPMP_DMAC_CPUSYS_ACLK                      464
#define CLKGEN_ISP_PIXELCLK                                465
#define CLKGEN_MIPI_CSI1_FPCLK                             466
#define SYS_PLL_FOUT4                                      467
#define CLKGEN_AXI4_VO_PCLK                                468
#define CLKGEN_UART0_SCLK                                  469
#define CLKGEN_CPU2AON_X2H_MHCLK                           470
#define VISYS_MIPI_CSI_SCANBYTECLK                         471
#define UART_SCLK                                          472
#define CLKGEN_IOPMP_AON_ACLK                              473
#define CLKGEN_VPSYS_VDEC_ACLK                             474
#define CLKGEN_GMAC1_HCLK                                  475
#define CLKGEN_ISP_VENC_SHAKE_ACLK                         476
#define TEESYS_HCLK                                        477
#define PWM_CCLK                                           478
#define CLKGEN_GPIO0_DBCLK                                 479
#define CLKGEN_SDIO0_OSC_CLK                               480
#define CLKGEN_GMAC1_ACLK                                  481
#define VPSYS_ACLK                                         482

#define AHB2_CPUSYS_HCLK_OUT_DIV			   483
#define APB3_CPUSYS_PCLK_DIV				   484
#define CFG_AXI_ACLK_OUT_DIV				   485
#define PERISYS_AHB_HCLK_OUT_DIV			   486
#define CLK_OUT_1_OUT_DIV				   487
#define CLK_OUT_2_OUT_DIV                                  488
#define CLK_OUT_3_OUT_DIV                                  489
#define CLK_OUT_4_OUT_DIV                                  490
#define NPU_CCLK_OUT_DIV				   491
#define CFG_APB_PCLK_OUT_DIV				   492
#define CPU_PLL0_BYPASS					   493
#define CPU_PLL1_BYPASS					   494
#define GMAC_PLL_BYPASS					   495
#define VIDEO_PLL_BYPASS				   496
#define TEE_PLL_BYPASS					   497
#define DPU0_PLL_BYPASS					   498
#define DPU1_PLL_BYPASS					   499

#define CLK_DUMMY					   500
#define OSC_32K						   501
#define OSC_24M						   502
#define RC_24M						   503

#define CLK_END						   504

#endif